Google lança o Guia de Treinamento para Desenvolvedores do TPU Ironwood de sétima geração, detalhando a otimização de desempenho a nível de sistema

MeNews · 2026-04-10T12:45:10+00:00

A Google lançou um guia de treino para desenvolvedores para a sétima geração de TPU Ironwood, com o objetivo de ajudar os desenvolvedores a treinar e implementar modelos de IA de forma eficiente. O guia apresenta várias estratégias de otimização essenciais, como treino FP8, biblioteca de núcleo JAX otimizada para TPU, descarregamento de comunicação de núcleos esparsos, ajuste de alocação de memória, entre outros, para melhorar o desempenho do sistema do TPU Ironwood.

MeNews

2026-04-10 12:45:10

Geração de resumo em curso

ME News Notícias, 2 de abril (UTC+8), a Google anunciou recentemente o lançamento de um guia de treinamento para desenvolvedores voltado para o TPU Ironwood de sétima geração.
Este guia tem como objetivo ajudar os desenvolvedores a aproveitarem ao máximo o desempenho em nível de sistema do TPU Ironwood, para treinar e implantar modelos de IA de ponta de forma eficiente.
O TPU Ironwood é uma infraestrutura de IA personalizada, projetada para atender às demandas de poder computacional de modelos com trilhões de parâmetros, construído com tecnologias como interconexão entre chips (ICI), comutadores ópticos (OCS), rede de data center (DCN) e memória de alta largura de banda agregada (HBM), formando um sistema completo que suporta até 9.216 chips.
O artigo detalha várias estratégias de otimização essenciais para esse hardware, incluindo: usar sua unidade de multiplicação de matrizes (MXU) com suporte nativo para treinamento FP8 para aumentar o throughput; adotar a biblioteca de núcleos JAX otimizada para TPU, Tokamax, que trata tensores irregulares em modelos de contexto longo e modelos de especialistas mistos com “atenção de respingo” e “multiplicação de matriz em blocos Megablox”; usar o núcleo esparso de quarta geração (SparseCore) para descarregar operações de comunicação coletiva e esconder latências; ajustar finamente a alocação de SRAM rápida do TPU (VMEM) para reduzir paradas de memória; e escolher a estratégia de particionamento ideal (como FSDP, TP, EP) com base na escala do modelo, arquitetura e comprimento da sequência. (Fonte: InFoQ)

Ver original

Esta página pode conter conteúdos de terceiros, que são fornecidos apenas para fins informativos (sem representações/garantias) e não devem ser considerados como uma aprovação dos seus pontos de vista pela Gate, nem como aconselhamento financeiro ou profissional. Consulte a Declaração de exoneração de responsabilidade para obter mais informações.

1 gostos